Assemblée Générale GDR DI2I

Session

Circuits intégrés et DAQ

18 juin 2026, 09:00

Amphithéâtre (LPSC Grenoble )

15. Electronique de Ricochet

Cyrille Guerin (IP2I (CNRS/IN2P3))

18/06/2026 09:00

Talk

Présentation de l'électronique d'acquisition de l'expérience Ricochet.

13. Détecteurs KIDs : Développement de chaîne d'acquisition

Julien Bounmy (CNRS/IN2P3/LPSC)

18/06/2026 09:20

Talk

• KID Readout FOCUS (2GHZ BW)
• KID Readout V3 (Low Cost)
• Thèse aboutie sur le traitement de signal FPGA
• Design Amplificateurs Cryo (Meilleure intégration)
• Mezzanine Analogique (LO embarqué)
• Software NYX (interface web & interconnexion de noeuds)
• Software UDIP (Lib UDP linux natif)
• Simulateur de KIDS (tests sans cryostat)

8. FemtoSynch

M. Daniel Charlet (IJCLAB)

18/06/2026 09:40

Talk

Avec la complexification des expériences, le besoin de synchronisation en temps et de stabilité des horloges augmente pour les détecteurs comme pour les accélérateurs. Le White Rabbit est une solution permettant de traiter ces points. Il a été développé par le CERN ce qui explique sa grande utilisation dans notre domaine et au-delà. Les systèmes existants permettent d’atteindre des...

10. SiPM and diamond front-end electronics made in LPSC

Christophe Hoarau (LPSC - IN2P3 - CNRS)

18/06/2026 16:15

Talk

Cette présentation porte sur l’électronique de lecture des SiPM et des détecteurs diamant, dans le cadre du suivi en temps réel du dépôt de dose en protonthérapie. Le principe de reconstruction du parcours des particules repose sur une mesure de timing exigeante, i. e. pour une résolution au millimètre, il est nécessaire de mesurer à 100 ps près. Pour répondre à cette exigence, nous avons...

3. Optimisation de l'inference de reseaux de neurone pour FPGA Xilinx-AMD.

M. Guillaume Maraninchi (LP2IB)

18/06/2026 16:35

Talk

Les outils d'inférence liés au langage de haut niveau HLS comme FiNN ou HLS4ML ont des limites dans leur façon d'optimisation des resources. En utilisant directement une description en langage bas niveau comme le VHDL, nous pouvons gagner un facteur 5 sur la quantité de ressources utilisées et un facteur 2 à 3 sur le temps de latence.
Dans cette presentation, nous montrerons un ensemble...