Discussion Besoins CALOROC

mercredi 23 sept. 2026, 10:30 → 12:00 Europe/Paris

Discussion sur les besoins du CALOROC1C

Pour l'expérience SHiP (première échéance) et le FCC-ee

Pour SHiP, 20 plans de 3×3 ASU sont prévus, avec une granularité idem au SiW-ECAL (5,5×5,5 mm²), pour réutiliser le même schéma de wafers.
Le volume de données sera faible, ~20 kHz de hits par plan ? But : PFA/reconstruction de gerbe sur les événements de Tau, bdf = muons

Pour FCC-ee, même physique et dynamique que pour l'ILC, le power-pulsing en moins.
Donc: slab de 8 (barrel) à 12 (endcaps) ASU.
Les wafers "finaux" ne sont pas encore décidés (500 μm vs 725 μm), ni la taille de cellules mais on veut garder une excellente granularité.
L'apport d'un meilleur timing est encore en cours d'évaluation.
Le taux d'occupation reste très faible (même proche du tube à vide).

Participants

Omega: Chistophe de la Taille, 
IJCLab : Dominique Breton, Roman Pöschl, Jihane Maalmi
LLR: Vincent Boudry, Jérôme Nanni

Discussion

Prelim: Nouveau nom de l'ASIC: GETROC (Granularity Electron Timing ???) 

Nombre de voies

Pbm: Éviter trop d'ASIC, pour des problème d'intégration (nombre de lignes)

Passer de 36 ➞ 64 voies ?

• Pbm: Substrat BGA plus compatible (prix ~ 20k€)
• 72 voies ➞ substrat HGCROC ?
  • utilser 64/72 voies.

Vitesse lecture à 1,28 Gbs

• Demande populaire, 1,28 surdimenssionné.
• Adaptabilité prévue dans les prochaines versions.
  • 320 Mbs ou 160 Mbs ➞ FPGA low cost…
  • 1 seul lien ?
  • lpGBT ou FPGA ➞ Concentration + Commandes
  • Discussion : sortie sur fibre sur la carte ou en bout de slab ?
    • Si en bout ➞ chaînage…. Peu être intégré dans le FPGA
  • •SHiP : très faible débit (20 kHz / plan de 33 cartes)
  • Quel protocole : 8b/10b: bouge tout le temps
    • si lien courts: envoi d'une trame simple sans souci
  • FPGA de type Max10: 3.3V, ADC, PROM,
    • Question : nb de lien gérable ?
    • 4×16 liens ?
    • 1 max10 / 4 ASIC + 1 central ?
  • Reprendre daisy chain a la SKIROC ?
  • I2C point à point ? ou chainage court ?

LDO dans l’ASIC

Initialement perte de gain sur le slab long
A apporté bcp en terme de stabilité sur le SKIROC. 

• • Dominique: initialement pour power-pulsing
  • CdlT: pbm de bruit spécifiue au SKIROC. Meilleur sur les autres
    • ➞ pê assez différent CALOROC (ref. gnd, mais 1.2V)
  • Plus de Power Pulsing, mais un mode “low-power” ?
  • LDO extérieur: empreinte petite; petit drop-out;
  • Conclusion: ➞ pas besoin.

Mesure Piedestaux

Demande surtout FCC-ee : Quel mode pour mesurer les piédestaux ? Les CALOROC travaillent en mode zéro-suppression.
Typiquement, on aimerait lire les piédestaux (un par un ou groupe/groupe) dans un court instant de disponibilité (empty bunches), par un déclenchement extérieur: ext-trig ou fast-command (et ça peut être relié au débit de données).
Moins critique pour SHiP.

• • par Fast Command possible, mais pas de paramètre (masque de canaux)
  • Config I2C + trigger ? temps de lecture ?

Shaping

Quelle gamme pour le peaking time des shapers ?
On aimerait pouvoir accommoder des wafers de 500 à 725 μm (Cd ~ 10 à 5 pF ; Q = 5 à 10 fC) + capa des pistes (~10 pF).
La précision en temps optimale n’est pas encore décidée.
➞ La question serait alors plutôt: pour quand doit-on fixer ces valeurs ?

• • CdlT: échantillonage réglable possible : 100–200 ns (sur 3 bits).
  • Fast Shaper = pre-amp. τ = 3 ns !
    • δt ~ 25 ps asymptotique
    • mais mesure TDC seulement pour > 3 mips (CMS, 300μm) ➞ ~ 1.5 mips si 500μm+ ?
      • pour mesure de temps
      • Seuil plus bas ? ➞ ralentir le pré-amp (moins de bruit) ➞ slew-time ➚
    • ➞ RC pre-ampli réglable ?
    • auto-trigger sur la partie ADC.

Horloges:

• Horloge = 320 MHz
  • distrib par ASIC Rafael ? Raphael ?
  • 40 MHz synchro par Fast Command (à 320 MHz).
    • FC point à point…
  • Q?Jihane: peut-on envoyer du 40 MHz direct?
    • CdlT: FC marche en 320 MHz
    • Peut éviter une PLL et réduire conso, mais 1 ligne suppl. ? ➞ à investiger

Oscillation TSMC:

• dern. semaine FAB14 OK (selon EMAKE), mais lors de la soumission: désaccord avec TSMC
  • ➞ FAB6 (wafers 8’’): OK, si pas de changement de layout (sauf “metal fixes").
• production Engineering Run EIC : mi-2027
  CALOROC ~ 5% surface ×300 k€ ➞ 15 k€
  ~360 ASICs (60 wafers × 6 pour un ER)
• Autres producteurs ?
  UMC110 (Taiwan), XFAB130, ... LFOUNDRY (⬌ Italien) ?
  • Support du CERN ? Surtout intéressé par les trackers (MAPS ➞ 28, 65, 130 nm en ??).
    • CdlT: oui, grosse aide. Par ex FERMILAB ➞ CERN ➞ EMAKE.

Modifs pour la prochaine prod (si FAB6)

• Mod Horloge ➞ 320 ou 160 Mbs ← à voir avec Frédéric Dulucq
• Changement de shaping variable et échantillonage

Plus tard: 

• Nombre de voie et double lecture
  • Idée : grouper les voies 2 par 2 sur PCB
    tester le reste avec densité réduite.

Carte de test:

• base = Carte eval xinlinks + Socket + carte mezzanine d'injection.
  
  • seulement 2 cartes de prévues (car ~4000€)
• À compléter par Jérôme