65 nm meeting

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Bat 20 - uElec (https://cern.zoom.us/j/69600555186?pwd=eVcxUTBnc2J0bWwyQ3RBM0ttZkN6Zz09)

Bat 20 - uElec

https://cern.zoom.us/j/69600555186?pwd=eVcxUTBnc2J0bWwyQ3RBM0ttZkN6Zz09
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Frédéric - Moss & Most:

  • Premier retour de Tower avec quelques corrections obligatoires qui ont été prises en compte.
  • D'autres corrections "non obligatoires" en cours d'évaluation.
  • De point du vue DRC (Design Rule Check: Règle de Fabrication), le plan suit son cours.
  • Evaluation du power grid est en cours. Les premiers résultats sont satisfaisants.
  • Selon Walter, pas de problème de DRC pour le MOST.
  • La soumission ne doit pas tarder: environ une semaine.

 

Andrei - CE-65nm, APTS: 

  • Envoi de plusieurs version des chip CE-65 nm (post-corrections-DRC, Chips Convertis A, B e C).
  • Des corrections à apporter absolument (D'après Gianluca) mais nous ne sommes pas concernés par les violations non acceptées par le fondeur. Ca concerne plutôt des fichiers MOSS.
  • Test APTS (Version AA). Existence de problèmes sur les lignes de base mais pas encore identifiés.
  • Test CE 65 nm: Présentation courant de fuite à la réunion de mardi prochain.
  • Vérification du chip 65 nm avec les nouvelles règles (LVS) : Substrat P-well à la place de N-well connecté par des liaisons (soft LVS). Rien n'est oublié et cette nouvelle n'est pas vérifiable pour une matrice complète.

 

Ziad:

  • Début de l'analyse du run avec 25 um (Matrice D).
  • Les codes d'analyse ont l'air de fonctionner normalement mais l'analyse proprement parlé n'a pas commencé.
  • A discuter avec Jérôme, Ytao ou Serguei.

 

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